I ricercatori di IBM introducono un chip AI analogico per l’elaborazione dell’apprendimento profondo mostrando i blocchi fondamentali di un’architettura mista scalabile di segnali
I ricercatori di IBM presentano un chip AI analogico per l'apprendimento profondo e mostrano una struttura scalabile di segnali.
La rivoluzione dell’IA in corso, destinata a ridefinire stili di vita e luoghi di lavoro, ha visto le reti neurali profonde (DNN) svolgere un ruolo fondamentale, in particolare con l’emergere di modelli di base e di intelligenza artificiale generativa. Tuttavia, i tradizionali framework di elaborazione digitale che ospitano questi modelli limitano le loro prestazioni e l’efficienza energetica potenziale. Sebbene siano emersi hardware specifici per l’IA, molti progetti separano le unità di memoria e di elaborazione, comportando spostamenti dei dati e una riduzione dell’efficienza.
IBM Research ha perseguito modi innovativi per ripensare l’elaborazione dell’IA, portando al concetto di elaborazione analogica in memoria o IA analogica. Questo approccio trae ispirazione dalle reti neurali presenti nei cervelli biologici, dove la forza delle sinapsi governa la comunicazione tra i neuroni. L’IA analogica utilizza dispositivi resistivi nano-scala come la memoria a cambiamento di fase (PCM) per memorizzare i pesi sinaptici come valori di conduttanza. I dispositivi PCM transitano tra stati amorfi e cristallini, codificando una serie di valori e consentendo la memorizzazione locale dei pesi con non volatilità.
Un significativo passo avanti verso la realizzazione dell’IA analogica è stato compiuto da IBM Research in una recente pubblicazione su Nature Electronics. Hanno presentato un chip di IA analogica all’avanguardia su misura per vari compiti di inferenza DNN. Questo chip, fabbricato presso l’Albany NanoTech Complex di IBM, presenta 64 core di calcolo analogici in memoria, ognuno dei quali ospita un’array di unità sinaptiche 256×256. Convertitori analogico-digitale compatti, basati sul tempo, facilitano transizioni senza soluzione di continuità tra domini analogici e digitali. Inoltre, unità di elaborazione digitale all’interno di ogni core gestiscono funzioni di attivazione neuronale di base e operazioni di ridimensionamento.
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L’architettura del chip permette a ogni core di gestire calcoli associati a uno strato DNN. I pesi sinaptici sono codificati come valori di conduttanza analogici nei dispositivi PCM. Un’unità di elaborazione digitale globale si trova al centro del chip, gestendo operazioni complesse cruciali per esecuzioni specifiche di reti neurali. I percorsi di comunicazione digitali del chip collegano tutte le tessere e l’unità di elaborazione digitale centrale.
In termini di prestazioni, il chip ha dimostrato un’accuratezza impressionante del 92,81% sul dataset di immagini CIFAR-10, segnando un notevole risultato nell’elaborazione analogica in memoria. La ricerca ha integrato in modo fluido l’elaborazione analogica in memoria con unità di elaborazione digitale e una struttura di comunicazione digitale, ottenendo un motore di calcolo più efficiente. Il throughput del chip per area per Giga-operazioni al secondo (GOPS) supera di oltre 15 volte i chip di calcolo in memoria basati su memoria resistiva precedenti, mantenendo l’efficienza energetica.
Sfruttando le innovazioni nei convertitori analogico-digitale, nelle capacità di moltiplicazione-accumulo-calcolo e nei blocchi di calcolo digitale, IBM Research ha raggiunto molti componenti chiave necessari per un chip di accelerazione di inferenza IA analogica veloce e a basso consumo energetico. Un’architettura di accelerazione precedentemente proposta ha combinato numerosi tile di calcolo in memoria analogica con core di calcolo digitale specializzati collegati tramite una mesh parallela bidimensionale. Questa visione e le tecniche di addestramento consapevoli dell’hardware sono destinate a offrire accuratezze di reti neurali equivalenti al software su vari modelli nel futuro prossimo.
